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Título: Implementação em FPGA de um mecanismo de encapsulamento de chave pós-quântico utilizando HLS
Autor(es): Policarpo, Renata Colares
Orientador(es): Nery, Alexandre Solon
Coorientador(es): Albuquerque, Robson de Oliveira
Assunto: Criptografia
FPGA
HLS.HLS
Aceleradores
Data de publicação: 28-Fev-2024
Referência: POLICARPO, Renata Colares. Implementação em FPGA de um mecanismo de encapsulamento de chave pós-quântico utilizando HLS. 2023. xii, 85 f., il. Dissertação (Mestrado Profissional em Engenharia Elétrica) — Universidade de Brasília, Brasília, 2023.
Resumo: Essa dissertação apresenta a especificação de um acelerador para o CRYSTALS-Kyber, o primeiro mecanismo de encapsulamento de chaves (KEM) padronizado pelo National Institute of Standards and Technology (NIST) como criptografia pós-quântica (PQC). O acelerador, que foi desenvolvido com síntese de alto nível (HLS), é composto pelas operações de cifração e decifração presentes nos algoritmos de encapsulamento e desencapsulamento do KEM Kyber. A arquitetura desenvolvida faz uso de 33733 LUTs, 22810 FFs e 151 DSPs, sendo implementada em uma FPGA de baixo custo PYNQ-Z1 (XC7Z020-1 CLG400C). Em uma simulação de troca de chaves realizada com a ferramenta Vitis HLS, o acelerador gastou o tempo total de aproximadamente 3,81 milissegundos, operando a 100MHz. Nessa mesma simulação, a arquitetura desenvolvida teve um consumo estimado de 2,243W de potência. Com a implementação do acelerador na FPGA, o tempo observado para realização das operações de cifração e decifração foi de 5,01 e 2,24 milissegundos, respectivamente. O consumo de energia nesse processo foi de aproximadamente 6,2 Joules.
Abstract: This dissertation presents the specification of an accelerator for CRYSTALS-Kyber, the first Key Encapsulation Mechanism (KEM) standardized by the National Institute of Standards and Technology (NIST) as Post-Quantum Cryptography (PQC). The accelerator was developed with high-level synthesis (HLS) and it is composed of the encryption and decryption operations present in the KEM Kyber encapsulation and decapsulation algorithms. The developed architecture makes use of 33733 LUTs, 22810 FFs and 151 DSPs, being implemented in a low cost FPGA PYNQ-Z1 (XC7Z020-1 CLG400C). In a key exchange simulation performed with the Vitis HLS tool, the accelerator spent a total time of approximately 3.81 milliseconds, operating at 100MHz. In this simulation, the architecture developed had an estimated consumption of 2.243W of power. With the implementation of the accelerator in the FPGA, the observed time to perform the encryption and decryption operations was 5.01 and 2.24 milliseconds, respectively. The energy consumption in this process was approximately 6.2 Joules.
Unidade Acadêmica: Faculdade de Tecnologia (FT)
Departamento de Engenharia Elétrica (FT ENE)
Informações adicionais: Dissertação (mestrado) — Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, Programa de Pós-Graduação em Engenharia Elétrica, 2023.
Programa de pós-graduação: Programa de Pós-Graduação em Engenharia Elétrica, Mestrado Profissional
Licença: A concessão da licença deste item refere-se ao termo de autorização impresso assinado pelo autor com as seguintes condições: Na qualidade de titular dos direitos de autor da publicação, autorizo a Universidade de Brasília e o IBICT a disponibilizar por meio dos sites www.unb.br, www.ibict.br, www.ndltd.org sem ressarcimento dos direitos autorais, de acordo com a Lei nº 9610/98, o texto integral da obra supracitada, conforme permissões assinaladas, para fins de leitura, impressão e/ou download, a título de divulgação da produção científica brasileira, a partir desta data.
Aparece nas coleções:Teses, dissertações e produtos pós-doutorado

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