Desenvolvimento de um bloco de construção nanoeletrônico para redes neurais pulsantes

Abstract

A habilidade de simular de forma mais realista o comportamento do cérebro humano fez com que as redes neurais pulsantes (SNNs, Spiking Neural Networks) se tornassem populares entre os pesquisadores. Estes circuitos, altamente densos, apresentam grande capacidade de processamento de dados. Inicialmente, acreditava-se que arquiteturas reconfiguráveis, como FPGAs, Field Programmable Gale Arrays, poderiam ser usadas como protótipos para a construção de SNNs. Entretanto, FPGAs não suportam os altos níveis de conectividade entre neurônios em uma SNN densa. Além disso, a implementação através de FPGAs não fornece melhorias quanto a dissipação de potência ou área ocupada. Por este motivo, os pesquisadores começaram a utilizar NoCs, Networks-on-Chip, para interconectar SNNs. O uso de NoCs é capaz de reduzir o número de interconexões e apresenta uma grande vantagem relativa à tolerância a falhas: redundância. Neste contexto, algumas configurações combinando neurônios e roteadores foram propostas. Estes componentes constituem o bloco básico, presente em cada no da NoC. Vários modelos de neurônios pulsantes e vários algoritmos de roteamento foram usados. Todas estas propostas buscam a implementação de redes cada vez mais densas, reduzindo a dissipação de potência e a área ocupada. No entanto, nenhum dos trabalhos anteriores usa um modelo nanoeletrônico para o neurônio pulsante. A implementação nanoeletrônica e bem conhecida pelos ganhos que apresenta justamente nesses dois parâmetros: dissipação de potencia e área ocupada. Assim, este trabalho propõe um bloco básico de construção para ser utilizado em uma NoC do tipo 2D mesh. Este bloco consiste de um neurônio pulsante nanoeletrônico conectado a um roteador, implementado através de uma LUT, Look-Up Table. Primeiramente, o modelo do neurônio foi redimensionado para funcionar a 300 K, a temperatura ambiente. Depois, o comportamento do neurônio foi testado através da implementação de várias portas lógicas, tais como inversora, OU, E e XOR. Um elemento roteador simples e, então, proposto a fim de construir o primeiro bloco para a NoC. Para testar a funcionalidade deste bloco, uma XOR com 2 entradas foi apresentada para a SNN construída com este bloco. Finalmente, um roteador capaz de comunicar neurônios em 4 direções foi proposto e um bloco de construção para a NoC com este roteador foi implementado. O problema da XOR, com 3 e com 5 entradas, foi usado para validar a funcionalidade deste bloco.